Inleiding PCIe 6.0

Die PCI-SIG-organisasie het die amptelike vrystelling van die PCIe 6.0-spesifikasiestandaard v1.0 aangekondig, wat voltooiing verklaar.

Deur die konvensie voort te sit, gaan die bandwydtespoed steeds verdubbel, tot 128GB/s (eenrigting) by x16, en aangesien PCIe-tegnologie voldupleks tweerigtingdatavloei toelaat, is die totale tweerigting-deurset 256GB/s.Volgens die plan sal daar kommersiële voorbeelde wees 12 tot 18 maande na die publikasie van die standaard, wat ongeveer 2023 is, moet eers op die bedienerplatform wees.PCIe 6.0 sal op die vroegste teen die einde van die jaar kom, met 'n bandwydte van 256 GB/s

Terug na die tegnologie self, PCIe 6.0 word beskou as die grootste verandering in PCIe se byna 20-jarige geskiedenis.Om eerlik te wees, PCIe 4.0/5.0 is 'n geringe wysiging van 3.0, soos die 128b/130b-kodering gebaseer op NRZ (Non-Return-to-Zero).

PCIe 6.0 oorgeskakel na PAM4-puls AM-sein, 1B-1B-kodering, 'n enkele sein kan vier enkoderingstoestande (00/01/10/11) wees, dubbel die vorige, wat tot 30GHz frekwensie toelaat.Omdat PAM4-sein egter meer broos as NRZ is, is dit toegerus met FEC-voorwaartse foutkorreksiemeganisme om seinfoute in die skakel reg te stel en data-integriteit te verseker

Benewens PAM4 en FEC, is die laaste groot tegnologie in PCIe 6.0 die gebruik van FLIT (Flow Control Unit) enkodering op die logiese vlak.Trouens, PAM4, FLIT is nie 'n nuwe tegnologie, in die 200G + ultra-hoë-spoed Ethernet is lank reeds toegepas, wat PAM4 versuim het om grootskaalse bevordering van die rede is dat die fisiese laag koste is te hoog.

Daarbenewens bly PCIe 6.0 agteruit versoenbaar.

PCIe 6.0 gaan voort om die I/O-bandwydte te verdubbel tot 64GT/s volgens die tradisie, wat toegepas word op die werklike PCIe 6.0X1 eenrigtingbandwydte van 8GB/s, PCIe 6.0×16 eenrigtingbandwydte van 128GB/s, en pcie 6.0× 16 bidirectionele bandwydte van 256 GB/s.PCIe 4.0 x4 SSDS, wat vandag wyd gebruik word, sal slegs PCIe 6.0 x1 nodig hê om dit te doen.

PCIe 6.0 sal voortgaan met die 128b/130b-kodering wat in die era van PCIe 3.0 bekendgestel is.Benewens die oorspronklike CRC, is dit interessant om daarop te let dat die nuwe kanaalprotokol ook die PAM-4-kodering ondersteun wat in Ethernet en GDDR6x gebruik word, wat PCIe 5.0 NRZ vervang.Meer data kan in dieselfde hoeveelheid tyd in 'n enkele kanaal gepak word, sowel as 'n lae-latency datafoutkorreksiemeganisme bekend as forward error correction (FEC) om toenemende bandwydte haalbaar en betroubaar te maak.

Baie mense mag dalk twyfel, PCIe 3.0-bandwydte word dikwels nie opgebruik nie, wat gebruik PCIe 6.0?As gevolg van die toename in data-honger toepassings, insluitend kunsmatige intelligensie, word IO-kanale met vinniger transmissietempo toenemend die vraag van kliënte in die professionele mark, en die hoë bandwydte van PCIe 6.0-tegnologie kan die werkverrigting van produkte wat hoë IO vereis, ten volle ontsluit. bandwydte insluitend versnellers, masjienleer en HPC-toepassings.PCI-SIG hoop ook om voordeel te trek uit die groeiende motorbedryf, wat 'n hotspot vir halfgeleiers is, en die PCI-Special Interest Group het 'n nuwe PCIe Technology-werkgroep gevorm om te fokus op hoe om die aanvaarding van PCIe-tegnologie in die motor te verhoog bedryf, aangesien die ekosisteem se groter vraag na bandwydte duidelik is.Aangesien die mikroverwerker, GPU, IO-toestel en databerging egter aan die datakanaal, rekenaar gekoppel kan word om die ondersteuning van PCIe 6.0-koppelvlak te verkry, moet moederbordvervaardigers ekstra versigtig wees om die kabel te rangskik wat hoëspoed-seine kan hanteer, en skyfiestelvervaardigers moet ook relevante voorbereidings tref.'n Intel-woordvoerder wou nie sê wanneer PCIe 6.0-ondersteuning by toestelle gevoeg sal word nie, maar het bevestig dat die verbruiker Alder Lake en bedienerkant Sapphire Rapids en Ponte Vecchio PCIe 5.0 sal ondersteun.NVIDIA het ook geweier om te sê wanneer PCIe 6.0 bekendgestel sal word.BlueField-3 Dpus vir datasentrums ondersteun egter reeds PCIe 5.0;Die PCIe Spec spesifiseer slegs die funksies, werkverrigting en parameters wat by die fisiese laag geïmplementeer moet word, maar spesifiseer nie hoe om dit te implementeer nie.Met ander woorde, vervaardigers kan die fisiese laagstruktuur van PCIe ontwerp volgens hul eie behoeftes en werklike toestande om funksionaliteit te verseker!Kabelvervaardigers kan meer spasie speel!