Die PCI-SIG-organisasie het die amptelike vrystelling van die PCIe 6.0-spesifikasiestandaard v1.0 aangekondig en verklaar dat dit voltooi is.
Deur die konvensie voort te sit, verdubbel die bandwydtespoed steeds, tot 128 GB/s (unidireksioneel) teen x16, en aangesien PCIe-tegnologie voldupleks bidireksionele datavloei toelaat, is die totale tweerigting-deurset 256 GB/s. Volgens die plan sal daar kommersiële voorbeelde 12 tot 18 maande na die publikasie van die standaard wees, wat ongeveer 2023 is, wat eers op die bedienerplatform moet wees. PCIe 6.0 sal teen die einde van die jaar op sy vroegste kom, met 'n bandwydte van 256 GB/s.
Terug na die tegnologie self, word PCIe 6.0 beskou as die grootste verandering in PCIe se byna 20-jarige geskiedenis. Om eerlik te wees, PCIe 4.0/5.0 is 'n klein wysiging van 3.0, soos die 128b/130b-kodering gebaseer op NRZ (Non-Return-to-Zero).
PCIe 6.0 het oorgeskakel na PAM4-puls AM-sein, 1B-1B-kodering, 'n enkele sein kan vier koderingstoestande (00/01/10/11) hê, dubbel die vorige, wat 'n frekwensie van tot 30 GHz moontlik maak. Omdat die PAM4-sein egter meer broos is as NRZ, is dit toegerus met 'n FEC-voorwaartse foutkorreksiemeganisme om seinfoute in die skakel reg te stel en data-integriteit te verseker.
Benewens PAM4 en FEC, is die laaste belangrike tegnologie in PCIe 6.0 die gebruik van FLIT (Flow Control Unit) enkodering op die logiese vlak. Trouens, PAM4, FLIT is nie 'n nuwe tegnologie nie, in die 200G+ ultrahoëspoed-Ethernet word lank reeds toegepas, wat PAM4 nie grootskaalse bevordering kon bied nie, omdat die koste van die fisiese laag te hoog is.
Boonop bly PCIe 6.0 agteruitversoenbaar.
PCIe 6.0 verdubbel steeds die I/O-bandwydte tot 64GT/s volgens die tradisie, wat toegepas word op die werklike PCIe 6.0X1 unidireksionele bandwydte van 8GB/s, PCIe 6.0×16 unidireksionele bandwydte van 128GB/s, en pcie 6.0×16 tweedireksionele bandwydte van 256GB/s. PCIe 4.0 x4 SSD's, wat vandag wyd gebruik word, sal slegs PCIe 6.0 x1 benodig om dit te doen.
PCIe 6.0 sal die 128b/130b-kodering voortsit wat in die era van PCIe 3.0 bekendgestel is. Benewens die oorspronklike CRC, is dit interessant om daarop te let dat die nuwe kanaalprotokol ook die PAM-4-kodering ondersteun wat in Ethernet en GDDR6x gebruik word, wat PCIe 5.0 NRZ vervang. Meer data kan in dieselfde hoeveelheid tyd in 'n enkele kanaal verpak word, sowel as 'n lae-latensie datafoutkorreksiemeganisme bekend as voorwaartse foutkorreksie (FEC) om toenemende bandwydte haalbaar en betroubaar te maak.
Baie mense wonder dalk of PCIe 3.0-bandwydte dikwels nie opgebruik word nie, en wat is die nut daarvan? As gevolg van die toename in data-honger toepassings, insluitend kunsmatige intelligensie, word IO-kanale met vinniger oordragsnelhede toenemend in die aanvraag van kliënte in die professionele mark, en die hoë bandwydte van PCIe 6.0-tegnologie kan die werkverrigting van produkte wat hoë IO-bandwydte benodig, insluitend versnellers, masjienleer en HPC-toepassings, ten volle ontsluit. PCI-SIG hoop ook om voordeel te trek uit die groeiende motorbedryf, wat 'n gewilde plek vir halfgeleiers is, en die PCI-Special Interest Group het 'n nuwe PCIe Technology-werkgroep gevorm om te fokus op hoe om die aanvaarding van PCIe-tegnologie in die motorbedryf te verhoog, aangesien die ekosisteem se toenemende vraag na bandwydte duidelik is. Aangesien die mikroverwerker, GPU, IO-toestel en datastoor egter aan die datakanaal gekoppel kan word om die ondersteuning van die PCIe 6.0-koppelvlak te verkry, moet moederbordvervaardigers ekstra versigtig wees om die kabel te rangskik wat hoëspoedseine kan hanteer, en skyfiestelvervaardigers moet ook relevante voorbereidings tref. 'n Woordvoerder van Intel wou nie sê wanneer PCIe 6.0-ondersteuning by toestelle gevoeg sal word nie, maar het bevestig dat die verbruikers Alder Lake en bedienerkant Sapphire Rapids en Ponte Vecchio PCIe 5.0 sal ondersteun. NVIDIA wou ook nie sê wanneer PCIe 6.0 bekendgestel sal word nie. BlueField-3 Dpus vir datasentrums ondersteun egter reeds PCIe 5.0; Die PCIe-spesifikasie spesifiseer slegs die funksies, werkverrigting en parameters wat op die fisiese laag geïmplementeer moet word, maar spesifiseer nie hoe om dit te implementeer nie. Met ander woorde, vervaardigers kan die fisiese laagstruktuur van PCIe volgens hul eie behoeftes en werklike toestande ontwerp om funksionaliteit te verseker! Kabelvervaardigers kan meer ruimte speel!
Plasingstyd: 4 Julie 2023
