- Inleiding tot PCIe 5.0-spesifikasies
Die PCIe 4.0-spesifikasie is in 2017 voltooi, maar dit is nie deur verbruikersplatforms ondersteun tot AMD se 7nm Rydragon 3000-reeks nie, en voorheen net produkte soos superrekenaars, ondernemingsklas hoëspoedberging en netwerktoestelle het PCIe 4.0-tegnologie gebruik.Alhoewel PCIe 4.0-tegnologie nog nie op groot skaal toegepas is nie, ontwikkel die PCI-SIG-organisasie lank reeds 'n vinniger PCIe 5.0, die seintempo het verdubbel van die huidige 16GT/s tot 32GT/s, die bandwydte kan 128GB/ bereik. s, en die weergawe 0.9/1.0-spesifikasie is voltooi.v0.7-weergawe van die PCIe 6.0-standaardteks is aan lede gestuur, en die ontwikkeling van die standaard is op koers.Die pentempo van PCIe 6.0 is verhoog tot 64 GT/s, wat 8 keer dié van PCIe 3.0 is, en die bandwydte in x16-kanale kan groter as 256GB/s wees.Met ander woorde, die huidige spoed van PCIe 3.0 x8 vereis slegs een PCIe 6.0-kanaal om te bereik.Wat v0.7 betref, het PCIe 6.0 die meeste van die kenmerke bereik wat oorspronklik aangekondig is, maar die kragverbruik word steeds verder verbeterd, en die standaard het die L0p-kragkonfigurasierat nuut bekendgestel.Na die aankondiging in 2021 kan PCIe 6.0 natuurlik op die vroegste in 2023 of 2024 kommersieel beskikbaar wees.Byvoorbeeld, PCIe 5.0 is in 2019 goedgekeur, en dit is eers nou dat daar aansoeksake is
In vergelyking met die vorige standaardspesifikasies, het PCIe 4.0-spesifikasies relatief laat gekom.PCIe 3.0-spesifikasies is in 2010 bekendgestel, 7 jaar na die bekendstelling van PCIe 4.0, so die lewe van PCIe 4.0-spesifikasies kan kort wees.In die besonder het sommige verkopers begin om PCIe 5.0 PHY fisiese laag toestelle te ontwerp.
Die PCI-SIG-organisasie verwag dat die twee standaarde vir 'n geruime tyd saam sal bestaan, en PCIe 5.0 word hoofsaaklik gebruik vir hoëprestasie-toestelle met hoër deurvoervereistes, soos Gpus vir AI, netwerktoestelle, ensovoorts, wat beteken dat PCIe 5.0 is meer geneig om in datasentrum-, netwerk- en HPC-omgewings te verskyn.Toestelle met minder bandwydtevereistes, soos tafelrekenaars, kan PCIe 4.0 gebruik.
Vir PCIe 5.0 is die seintempo verhoog van PCIe 4.0 se 16GT/s tot 32GT/s, met steeds 128/130-kodering, en die x16-bandwydte is verhoog van 64GB/s tot 128GB/s.
Benewens die verdubbeling van die bandwydte, bring PCIe 5.0 ander veranderinge, wat die elektriese ontwerp verander om seinintegriteit, terugwaartse versoenbaarheid met PCIe, en meer te verbeter.Daarbenewens is PCIe 5.0 ontwerp met nuwe standaarde wat latensie en seinverswakking oor lang afstande verminder.
Die PCI-SIG-organisasie verwag om vanjaar die 1.0-weergawe van die spesifikasie in Q1 te voltooi, maar hulle kan standaarde ontwikkel, maar hulle kan nie beheer wanneer die terminale toestel aan die mark bekendgestel word nie, en daar word verwag dat die eerste PCIe 5.0 toestelle sal vanjaar debuteer, en meer produkte sal in 2020 verskyn. Die behoefte aan hoër snelhede het egter die standaardliggaam aangespoor om die volgende generasie PCI Express te definieer.Die doel van PCIe 5.0 is om die spoed van die standaard in die kortste moontlike tyd te verhoog.Daarom is PCIe 5.0 ontwerp om eenvoudig die spoed na die PCIe 4.0-standaard te verhoog sonder enige ander beduidende nuwe kenmerke.
Byvoorbeeld, PCIe 5.0 ondersteun nie PAM 4-seine nie en sluit slegs die nuwe kenmerke in wat nodig is om die PCIe-standaard in staat te stel om 32 GT/s in die kortste moontlike tyd te ondersteun.
Hardeware-uitdagings
Die groot uitdaging om 'n produk voor te berei om PCI Express 5.0 te ondersteun, sal verband hou met kanaallengte.Hoe vinniger die seintempo, hoe hoër is die drafrekwensie van die sein wat deur die rekenaarbord gestuur word.Twee tipes fisiese skade beperk die mate waarin ingenieurs PCIe-seine kan voortplant:
· 1. Verswakking van kanaal
· 2. Refleksies wat in die kanaal voorkom as gevolg van impedansiediskontinuïteite in penne, verbindings, deurgate en ander strukture.
Die PCIe 5.0-spesifikasie gebruik kanale met -36dB-demping by 16 GHz.Die frekwensie 16 GHz verteenwoordig die Nyquist-frekwensie vir 32 GT/s digitale seine.Byvoorbeeld, wanneer die PCIe5.0-sein begin, kan dit 'n tipiese piek-tot-piek-spanning van 800 mV hê.Nadat u egter deur die aanbevole -36dB-kanaal gegaan het, gaan enige ooreenkoms met 'n oop oog verlore.Slegs deur sendergebaseerde gelykmaking (de-aksentuering) en ontvangergelykmaking ('n kombinasie van CTLE en DFE) toe te pas, kan die PCIe5.0-sein deur die stelselkanaal gaan en akkuraat deur die ontvanger geïnterpreteer word.Die minimum verwagte ooghoogte van 'n PCIe 5.0-sein is 10mV (na-gelykmaking).Selfs met 'n byna volmaakte lae-jitter-sender, verminder beduidende verswakking van die kanaal die seinamplitude tot die punt waar enige ander tipe seinskade wat veroorsaak word deur refleksie en oorspraak gesluit kan word om die oog te herstel.
Postyd: Jul-06-2023
