- Inleiding tot PCIe 5.0-spesifikasies
Die PCIe 4.0-spesifikasie is in 2017 voltooi, maar dit is eers deur verbruikersplatforms ondersteun met AMD se 7nm Rydragon 3000-reeks, en voorheen het slegs produkte soos superrekenaars, hoëspoedberging in ondernemingsklas en netwerktoestelle PCIe 4.0-tegnologie gebruik. Alhoewel PCIe 4.0-tegnologie nog nie op groot skaal toegepas is nie, ontwikkel die PCI-SIG-organisasie lank reeds 'n vinniger PCIe 5.0, die seinspoed het verdubbel van die huidige 16GT/s tot 32GT/s, die bandwydte kan 128GB/s bereik, en die weergawe 0.9/1.0-spesifikasie is voltooi. Die v0.7-weergawe van die PCIe 6.0-standaardteks is aan lede gestuur, en die ontwikkeling van die standaard is op koers. Die penspoed van PCIe 6.0 is verhoog tot 64 GT/s, wat 8 keer dié van PCIe 3.0 is, en die bandwydte in x16-kanale kan groter as 256GB/s wees. Met ander woorde, die huidige spoed van PCIe 3.0 x8 benodig slegs een PCIe 6.0-kanaal om te bereik. Wat v0.7 betref, het PCIe 6.0 die meeste van die oorspronklik aangekondigde funksies bereik, maar die kragverbruik is steeds verder verbeter.d, en die standaard het die L0p-kragkonfigurasietoerusting nuut bekendgestel. Natuurlik, na die aankondiging in 2021, kan PCIe 6.0 kommersieel beskikbaar wees in 2023 of 2024 op die vroegste. PCIe 5.0 is byvoorbeeld in 2019 goedgekeur, en dit is eers nou dat daar toepassingsgevalle is.
In vergelyking met die vorige standaardspesifikasies, het PCIe 4.0-spesifikasies relatief laat gekom. PCIe 3.0-spesifikasies is in 2010 bekendgestel, 7 jaar na die bekendstelling van PCIe 4.0, dus die lewensduur van PCIe 4.0-spesifikasies mag dalk kort wees. In die besonder het sommige verskaffers begin om PCIe 5.0 PHY fisiese laagtoestelle te ontwerp.
Die PCI-SIG-organisasie verwag dat die twee standaarde vir 'n geruime tyd saam sal bestaan, en PCIe 5.0 word hoofsaaklik gebruik vir hoëprestasietoestelle met hoër deursetvereistes, soos GPU's vir KI, netwerktoestelle, ensovoorts, wat beteken dat PCIe 5.0 meer geneig is om in datasentrum-, netwerk- en HPC-omgewings te verskyn. Toestelle met minder bandwydtevereistes, soos rekenaars, kan PCIe 4.0 gebruik.
Vir PCIe 5.0 is die seinspoed verhoog van PCIe 4.0 se 16GT/s na 32GT/s, steeds met behulp van 128/130-kodering, en die x16-bandwydte is verhoog van 64GB/s na 128GB/s.
Benewens die verdubbeling van die bandwydte, bring PCIe 5.0 ander veranderinge, wat die elektriese ontwerp verander om seinintegriteit, terugwaartse versoenbaarheid met PCIe en meer te verbeter. Boonop is PCIe 5.0 ontwerp met nuwe standaarde wat latensie en seinverswakking oor lang afstande verminder.
Die PCI-SIG-organisasie verwag om die 1.0-weergawe van die spesifikasie in die eerste kwartaal vanjaar te voltooi, maar hulle kan standaarde ontwikkel, maar hulle kan nie beheer wanneer die terminale toestel op die mark bekendgestel word nie, en daar word verwag dat die eerste PCIe 5.0-toestelle vanjaar sal debuteer, en meer produkte sal in 2020 verskyn. Die behoefte aan hoër snelhede het die standaardliggaam egter aangespoor om die volgende generasie PCI Express te definieer. Die doel van PCIe 5.0 is om die spoed van die standaard in die kortste moontlike tyd te verhoog. Daarom is PCIe 5.0 ontwerp om die spoed na die PCIe 4.0-standaard bloot te verhoog sonder enige ander beduidende nuwe funksies.
Byvoorbeeld, PCIe 5.0 ondersteun nie PAM 4-seine nie en sluit slegs die nuwe funksies in wat nodig is om die PCIe-standaard in staat te stel om 32 GT/s in die kortste moontlike tyd te ondersteun.
Hardeware-uitdagings
Die grootste uitdaging in die voorbereiding van 'n produk om PCI Express 5.0 te ondersteun, sal verband hou met kanaallengte. Hoe vinniger die seinspoed, hoe hoër die draerfrekwensie van die sein wat deur die rekenaarbord oorgedra word. Twee tipes fisiese skade beperk die mate waarin ingenieurs PCIe-seine kan versprei:
· 1. Verswakking van kanaal
· 2. Refleksies wat in die kanaal voorkom as gevolg van impedansie-diskontinuïteite in penne, verbindings, deurgangsgate en ander strukture.
Die PCIe 5.0-spesifikasie gebruik kanale met -36dB-demping teen 16 GHz. Die frekwensie van 16 GHz verteenwoordig die Nyquist-frekwensie vir 32 GT/s digitale seine. Byvoorbeeld, wanneer die PCIe5.0-sein begin, kan dit 'n tipiese piek-tot-piek-spanning van 800 mV hê. Nadat dit egter deur die aanbevole -36dB-kanaal gegaan het, gaan enige ooreenkoms met 'n oop oog verlore. Slegs deur sender-gebaseerde gelykmaking (de-aksentuering) en ontvanger-gelykmaking (’n kombinasie van CTLE en DFE) toe te pas, kan die PCIe5.0-sein deur die stelselkanaal beweeg en akkuraat deur die ontvanger geïnterpreteer word. Die minimum verwagte ooghoogte van 'n PCIe 5.0-sein is 10mV (na-gelykmaking). Selfs met 'n byna perfekte lae-jitter-sender, verminder beduidende demping van die kanaal die seinamplitude tot die punt waar enige ander tipe seinskade wat deur weerkaatsing en kruisspraak veroorsaak word, gesluit kan word om die oog te herstel.
Plasingstyd: 06 Julie 2023
